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Nikkei X-TECH_2024.6.3

파워반도체 개발에도 EDA
미쓰비시전기, 시제 횟수 삭감

지구환경 보호나 기후변화 대책으로서 파워반도체에 대한 기대는 계속 높아지고 있다. 기대에 부응하기 위해 파워반도체의 효율화(소형화, 대용량화)를 목표로, 그 개발 기법이 달라졌다.

기존에는 오로지 트랜지스터의 특성 최적화에 주력했었다. 최근에는 다수의 트랜지스터를 집적한 파워반도체 칩이나, 이 칩을 탑재한 파워반도체 모듈의 최적화도 빠뜨릴 수 없게 되었다. 본 기사에서는 미쓰비시전기가 EDA(Electronic Design Automation) 툴을 활용해 파워반도체 칩의 최적화를 추진하고 있는 사례를 소개한다.

기존의 파워반도체 개발에서는 트랜지스터의 최적 설계를 위해 TCAD(Technology Computer Aided Design) 툴을 사용했었다. TCAD에는 주로 2 종류가 있다. 트랜지스터 형성에 최적의 프로세스 조건을 찾기 위해 사용하는 프로세스 시뮬레이터와, 트랜지스터 특성을 최적화하는 트랜지스터의 구조를 찾기 위해 사용하는 디바이스 시뮬레이터이다.

예를 들면, 닛케이 크로스테크에서는 도시바 디바이스&스토리지와 재팬 세미컨덕터가 차량탑재용 고내압 LDMOS(Laterally Double Diffused MOS) 트랜지스터 개발에서 TCAD를 활용한 사례를 소개하고 있다.

일반적으로 파워반도체의 칩(Die)에는 원하는 내압이나 증폭율을 실현하기 위해서 다수의 트랜지스터(통상은 같은 구조의 트랜지스터)가 집적되어 있다. 이 때문에 칩 위의 트랜지스터 배치나 단자 위치(예를 들면, 본딩 와이어와의 접속점)는 칩 최적화에 영향을 준다.

이전에는 이러한 칩 레벨의 최적화는 시제를 반복해 실시하는 경우가 많았다. 미세한 프로세스로 만드는 최첨단 마이크로프로세서에 비하면 시제 비용이 작은 것 등이 그 배경에 있다.

최근에는 파워반도체의 수요 확대나 효율화, 고정밀화 등의 요구 사양의 고도화로 인해 개발 기법의 개선이 필요해지고 있다. 예를 들면, EDA 툴을 사용해 칩 레벨의 최적화를 실시하여 시제 횟수를 줄이거나 한없이 제로에 가깝게 한다.

닛케이 크로스테크에서는 르네사스 일렉트로닉스가 EDA 툴을 사용해 칩 내의 트랜지스터 배치를 개발의 이른 단계(플로어 플랜 단계)에서 결정함으로써 개발 기간 전체를 단축하는 사례를 소개했다. 그 사례에서는 미국 Synopsys의 아날로그/커스텀 IC 설계용 EDA 툴 ‘Custom Compiler’를 사용하고 있으며, 일본 시놉시스가 주최한 유저 전용 이벤트에서 르네사스 일렉트로닉스의 엔지니어가 강연했다.

-- 고전류 밀도화가 계기 --
이번 기사에서 소개하는 미쓰비시전기에서는 다른 파워반도체 업체와 마찬가지로 상당히 이전부터 TCAD 툴을 사용해 트랜지스터의 구조 최적화(즉, 트랜지스터의 특성 최적화)를 도모해 왔다.

얼마 전부터 파워반도체 칩의 고전류 밀도화가 진행됨에 따라 시제 횟수가 늘어나면서 레이아웃 설계나 TEG(Test Element Group: 테스트 칩) 설계에 EDA 툴의 적용을 검토하게 되었다. EDA 툴에 의해서, 트랜지스터의 배치의 차이에 따른 전류밀도의 분포 변화를 시제하지 않고도 확인할 수 있기 때문에 시제 횟수의 삭감을 기대할 수 있기 때문이다.

미쓰비시전기가 검토하고 있는 EDA 툴은 국내 EDA 벤더인 JEDAT(도쿄)의 ‘PowerVolt’이다. PowerVolt는 파워반도체의 전원 해석을 위한 툴로, DC/DC 스위프 해석(전류/전압/저항 계산), 저항 분포 해석, 과도해석(전류/전압 계산), 전열(Electrothermal) 해석이 가능하다. 필드 솔버(전자기장 해석 툴)를 내장하고 있어, 이 툴만으로 전원 해석을 할 수 있는 것이 특징이다. 타사 제품에서는 LVS(Layout Versus Schematic) 툴이나 RC(저항용량) 추출 툴로 전처리한 후에 전원 해석을 해야 한다.

레이아웃 설계와 TEG 설계에서의 PowerVolt의 효용을 확인한 미쓰비시전기는, 이 툴의 테스트 설계와 모듈 설계에서 평가를 실시하고, 그 결과를 JEDAT의 유저용 이벤트 ‘JEDAT Solution Seminar 2023’(2023년 8월과 9월에 개최)에서 발표했다.

테스트 설계와 모듈 설계 각각에서 테스트용 단자와 와이어 본딩용 단자의 최적화에 PowerVolt를 사용한다. 파워반도체 칩 위의 단자 수나 위치를 바꾸면 파워반도체 칩의 전류밀도 분포나 전위 분포가 달라진다. 이들의 분포를 보고, 전위 바이어스가 작아지는 단자 수나 위치를 PowerVolt를 사용해 찾았다.

JEDAT의 이벤트에 등단한 미쓰비시전기 파워디바이스제작소의 하라다(原田) 씨는 단자 최적화에 PowerVolt를 적용한 평가 예를 여러 개 소개했다. 예를 들면, 와이어 본딩용 단자 위치가 다른 케이스 3종을 비교했다. 또한, 단자 위치가 바뀌면 본딩 와이어의 길이도 바뀐다.

이 사례에서는 단자를 에미터 중앙에 두는 경우가 전위 바이어스가 적은 것을 알 수 있었다. 또한 PowerVolt로 계산한 온전압이나 포화전압과 같은 전기 특성이 실측과 같은 경향을 나타내는 것도 확인할 수 있었다.

현재 미쓰비시전기에서는 파워반도체 칩 개발에서 사용하는, 또 하나의 EDA 툴에 대한 평가도 진행하고 있다. 그 툴은 JEDAT 제품인 ‘Power Generator’이다. 이 툴은 파워반도체 칩의 레이아웃을 자동 설계한다. 이를 통해 수많은 칩 레이아웃을 단시간에 얻을 수 있게 되어, 그 중에서 최적인 것을 선택하면 레이아웃 설계의 재시도 횟수를 줄일 수 있다.

-- 에이블릭이 아날로그 반도체 설계 검증을 효율화 --
2023년에 열린 JEDAT의 이벤트에서는 또 한 건의 유저 강연이 있었다. 아날로그 반도체 업체인 에이블릭(Ablic, 도쿄)의 이타바시(板橋) 씨가 등단해, 아날로그 IC의 레이아웃 검증을 효율화한 사례를 소개했다.

레이아웃 검증이란 레이아웃 패턴이 설계 룰을 위반하고 있지 않은지를 체크하는 것이다. 예를 들면, 어떤 레이아웃 패턴과 다른 레이아웃 패턴이 교차하지 않는다든가, 어떤 레이아웃 패턴이 다른 레이아웃 패턴과 정해진 길이 이상은 병주(竝走)하지 않는다는 등의 룰 위반을 체크한다.

일찍이 에이블릭의 레이아웃 검증자는, 회로 설계자가 지정하는 애매한 설계 룰에 고민하고 있었다. 예를 들면, ‘레이아웃 패턴끼리 최대한 병주하지 않도록 한다’라고 하는 룰이다. 애매한 룰에서도 문제가 발생하지 않도록 레이아웃 검증자는 여러 명이 작업을 하고 있었다. 각 검증자의 노하우에 의지해, ‘최대한’이 의도하는 것을 생각해서 좋고 나쁨을 협의한다. 그 때문에 검증 항목 1건 당 몇 분이 소요됐었다고 한다.

비효율적인 레이아웃 검증을 개선하기 위해 에이블릭이 도입한 것이 JEDAT의 레이아웃 검증 툴 'DC-C'이다. 이 툴을 사용할 때는 설계 룰을 정량적으로 정의하기 때문에 룰의 애매함이 없어졌다. 그리고 체크 자체는 툴이 기계적으로 한다. 체크 결과를 검증자가 GUI(Graphical User Interface)로 확인하면 되고, 검증 항목 1건당 시간은 10~30초로 대폭 단축했다. “90% 이상의 시간이 단축됐다”(이타바시 씨). 에이블릭은 2021년 7월경에 DC-C를 제품 개발에 적용하기 시작했다. 지금까지 7개 제품의 개발에서 적용한 실적이 있다고 한다.

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