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Nikkei X-TECH_2024.4.1

소니 그룹은 칩렛의 선구자
3차원 적층으로 이미지센서를 똑똑하게

소니 그룹이 세계 최고의 점유율을 확보하고 있는 CMOS 이미지센서에서, 3차원 칩 적층 기술을 더욱 강화하고 있다. 화소부와 신호처리회로(논리회로)를 별도의 칩으로서 제조해, TSV(Si 관통 Via)로 적층하는 기법을 2012년도에 실용화한 이래 10여년이 지났다. 현재 도전하고 있는 것은 논리회로 칩을 2장 적층하는 구조다. 엣지 AI(인공지능) 등의 기능을 도입해 CMOS 이미지센서를 보다 현명하게 하는 것이 목적이다.

소니 그룹의 자회사인 소니세미컨덕터솔루션즈 제2연구부문의 이와모토(岩元) 부문장은 ‘제71회 응용물리학회 춘계학술강연회’(2024년 3월 22~25일, 도쿄도시대학)에서 3차원 적층 기술을 활용한 CMOS 이미지센서의 진화에 대해 강연했다.

소니세미컨덕터솔루션즈는 12년에 업계 최초의 적층형 CMOS 이미지센서 ‘Exmor RS’를 제품화했다. 화소부와 논리회로를 분리하고, 각각을 최적의 프로세스 기술로 제조한 후에 두 칩 사이를 TSV로 접속한다.

화소부는 전원 전압을 높게 할 필요가 있기 때문에 90nm 세대 전후의 프로세스 기술이 적합한데 반해, 논리회로는 신호처리나 통신 등의 기능을 포함시키기 위해서 40nm 이후의 진전된 세대의 기술을 채택한다. 최적의 프로세스 기술이 다른 양자를 별개 칩으로 제조함으로써 기능 설계 상의 자유도를 높일 수 있다.

이러한 발상은 현재, CPU(중앙연산처리장치)나 GPU(이미지처리용반도체) 등의 기반 기술이 되고 있는 칩렛(chiplet)에 가깝다. 칩렛은 기능이나 제조 기술이 다른 여러 개의 반도체 칩을 인터포저 등을 통해 연결해 한 장의 칩처럼 다룰 수 있도록 하는 기술이다.

반도체가 미세화의 한계에 다다랐다는 점에서 새로운 진화 축으로 주목을 받고 있다. 소니 그룹은 적층형 CMOS 센서의 개발을 통해, 칩렛이라는 말이 존재하지 않았던 10년 이상 전부터 그 개념을 선점해 왔다고 한다.

-- 엣지 인공지능(AI) 기능을 도입 --
설계의 자유도를 활용한 사례 중 하나가 17년에 발표한 D램 적층형 CMOS 이미지센서다. 화소 칩과 논리회로칩 사이에 D램을 삽입하여 3차원 적층하고, DRAM에 이미지 데이터를 일시적으로 저장시킨다. 이를 통해 슈퍼 슬로우 모션 동영상 촬영 등을 가능하게 했다. 화소 칩은 90nm 세대, 논리회로칩은 40nm 세대, D램은 30nm 세대로 각기 다른 제조기술을 이용했다.

AI 기능의 도입에도 적극적이다. 20년에는 엣지 AI 처리 기능을 갖춘 ‘인텔리전트 비전 센서’를 제품화했다. 통상적인 신호처리 회로 외에 AI 처리에 특화된 DSP(Digital Signal Processor) 등을 논리회로칩에 집적했다. 이미지 데이터를 클라우드로 처리하는 방식에 비해, 작은 지연이나 낮은 소비전력, 프라이버시에 대한 배려 등의 우위성을 갖는다.

그 밖에도, 3차원 적층의 기법이나 칩의 기능에 다양한 개량을 거듭해 왔다. 12년에 실용화할 당초에는 TSV를 이용하고 있었지만, 15년부터는 화소 칩과 논리회로 칩을 다수의 Cu(구리) 단자로 접속하는 Cu-Cu 접속을 도입. 고기능화나 고속화에 필수인 다점(多點)에서의 접속을 가능하게 했다. 현재 주류의 접속 형태는 WoW(Wafer on Wafer) 방식이다.

Cu-Cu 접속의 피치는 당초 6μm였지만, 최근에는 1μm까지 협피치(Narrow pitch)화했다. 게다가 “0.5μm 피치의 실현이 가시화되고 있어, 고객의 요구를 충족하기 위서는 0.1μm 피치 정도까지 진화해야 한다”(이와모토 부문장). 협피치화에서는 Cu단자끼리의 접속 신뢰성 향상이 필수다. 화소부와 논리회로를 형성한 웨이퍼끼리 접합할 때 표면 평탄화 기술 등이 중요하다고 설명했다.

-- 논리회로 칩 2장 적층 --
향후 목표는 논리회로를 2장 적층하는 타입을 실용화하는 것이다. 화소칩을 포함해 3장 적층이 되어 TSV와 Cu-Cu 접속을 조합하는 것 등을 검토하고 있다. “고객들이 다양한 기능을 제안하고 있다. 그 제안에 대응하기 위해 논리 회로를 더욱 늘리겠다는 목적이 있다”(이와모토 부문장).

예를 들면, 현행 인텔리전트 비전 센서는 한 장의 칩에 AI 처리를 포함한 모든 논리회로를 담고 있다. 논리회로 칩을 2장 적층할 수 있으면, AI 처리에 특화된 칩과 그 이외를 분리하는 등의 구성이 가능해진다. 고객이 CMOS 이미지센서에 요구하는 기능을 보다 풍부하게 담을 수 있게 된다.

여기에 향해서는 웨이퍼의 슬림화, 이면 가공, 외주부의 평탄성 향상 등이 과제가 된다. 제조 장치 업체 등과 제휴하면서 이러한 과제를 극복해 나간다.

소니 그룹이 적층형 CMOS 이미지센서에서 오랫동안 대응해 온 영역은 전공정(웨이퍼 공정)과 후공정(패키징 공정)에 걸치는 영역이다. “양자의 융합에 반도체의 진화는 있다. 앞으로 노하우를 개발해 나갈 생각이다”(이와모토 부문장).

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