일본산업뉴스요약

Nikkei X-TECH_2023.9.5

AI 반도체 설계 지원의 위력
소니세미컨덕터솔루션, ‘설계 공수를 30분의 1로 단축’

반도체 IC(집적회로) 개발에 AI(인공지능)/기계학습 기술을 적용해 설계 비용 및 기간을 줄이거나 IC를 고도화하는 사례가 늘고 있다. 처리해야 할 데이터량이 증가하면서 IC의 규모가 커지고 복잡해지고 있는 가운데 IC 설계 기간 및 소비전력 절감이 요구되고 있기 때문이다.

이러한 상황을 배경으로 IC 설계에서 사용되는 EDA(Electronic Design Automation) 소프트웨어(이하 EDA 툴)에 기계학습 기술이 도입되고 있다. 이미지센서의 신호처리 IC를 사용해 기계학습 기술이 적용된 EDA 툴의 성능을 평가한 결과에 대해 소니세미컨덕터솔루션과 캐논이 각각 ‘Cadence LIVE Japan 2023’(Cadence Design Systems Japan과 이노텍이 7월 14일, 요코하마 시에서 주최)에서 발표했다.

IC 설계에서는 성능(처리속도)이나 소비전력, 칩 면적과 같은 복수의 요구 사양을 충족시키는 것이 요구된다. 하지만, 요구 사양 간에 서로 맞지 않는 케이스가 적지 않다. 예를 들면, 고성능(고속)의 IC는 소비전력과 칩 면적이 커진다. 한편, 칩 면적을 작게 하면, 성능이 떨어지게 된다.

이 때문에 EDA 툴을 사용할 때에는 어떤 요구를 우선시할 것인가를 파라미터로 정할 필요가 있다. 파라미터 설정이 잘못되면, 원하는 사양의 설계 결과를 얻지 못한다. 이럴 경우, 파라미터를 다시 설정하고 EDA 툴을 재가동해야 한다. 경험이 적은 설계자는 몇 번이나 파라미터를 다시 설정하는 경우가 많아 설계 기간의 장기화로 이어지게 된다.

그래서 EDA 툴 벤더 사이에서는 기계학습 기술을 사용해 파라미터 설정을 최적화하는 움직임이 5년 정도 전부터 본격화되고 있다. 예를 들면, 국내에서는 르네사스일렉트로닉스 등 대규모 IC를 설계하는 반도체 업체에서 이용이 시작되었다. 기계학습 기술을 적용한 EDA 툴을 사용하는 저변은 점차 넓어지고 있다.

미국 Cadence Design Systems가 개발한 EDA 툴의 유저 컨퍼런스인 ‘Cadence LIVE Japan 2023’에서는 소니세미컨덕터솔루션과 캐논이 Cadence의 ‘Cadence Cerebrus Intelligent Chip Explorer’(이하, Cerebrus)라고 불리는 기계학습 기술의 응용 제품을 평가한 결과에 대해 강연했다.

Cerebrus는 IC의 Register Transfer Level(RTL) 논리에서 마스크 레이아웃까지의 설계, 이른바 임플리멘테이션(Implementation) 설계를 기계학습 기술로 효율화하는 것이다. 소니세미컨덕터솔루션과 캐논은 이미지센서의 신호처리 IC에 포함되는 로직회로 설계에 Cerebrus를 적용해 그 성능을 평가하였다. 양 사 모두 숙련된 설계자가 파라미터를 설정했을 때보다 IC의 소비전력이 줄었으며, 설계 기간도 크게 단축되었다고 보고했다.

기계학습 기술을 사용해 EDA 툴의 파라미터 설정을 최적화하는 방법은 다가올 칩렛(Chiplet) 시대에 반도체 스타트업을 뒷받침하게 될 것이다. 지금까지 반도체 스타트업은 강점을 가진 회로의 RTL(Register-transfer level) 설계 데이터, 이른바 IP(Intellectual Property) 코어를 제공하는 것이 일반적이었다.

향후에는 회로를 작은 칩(다이), 이른바 칩렛으로 제공하는 일이 증가하면서 칩렛의 임플리멘테이션 설계에서 EDA 툴이 사용. 이때 기계학습 기술을 사용해 파라미터 설정을 최적화하는 기술이 중요해질 것이다.

-- 파라미터를 바꾸면서 설계를 최적화 --
이번에 평가 대상이 된 Cadence의 Cerebrus는 복수의 Cadence제(製) EDA 툴의 파라미터를 자동으로 최적화할 수 있다. 파라미터 설정에 사용되는 초기의 기계학습 모델(추론용 학습 완료 모델)은 Cadence가 제공한다. Cerebrus는 파라미터를 바꾸면서 대상 EDA 툴을 가동시키고, 그 결과를 바탕으로 기계학습 모델을 개선해 원하는 사양으로 설계를 최적화해 나간다. 학습이 끝난 모델은 파생 설계에도 적용할 수 있다.

소니세미컨덕터솔루션은 논리 합성 툴 ‘Genus Synthesis Solution’(이하, Genus)과 자동 배치 배선 툴 ‘Innovus Implementation System’(이하, Innovus)에 Cerebrus를 적용한 결과를 보고했다. 논리 합성 툴은 임플리멘테이션 설계의 전(前) 단계를 담당한다. 즉, RTL 설계 데이터를 게이트 레벨 넷리스트(Netlist)로 변환.

자동 배치 배선 툴은 임플리멘테이션 설계의 후(後) 단계를 담당한다. 즉, 게이트 레벨 넷리스트를 마스크 레벨 레이아웃으로 자동 변환한다. 캐논은 Innovus에 Cerebrus를 적용한 결과와 Cerebrus에 포함되어 있는 플로어플랜(평면 배치 기법) 기능을 평가한 결과를 보고했다.

-- 소니세미컨덕터솔루션, 설계 공수 30분의 1로 단축 --
이번 유저 컨퍼런스에서 강연한 소니세미컨덕터솔루션의 혼다(本田) 디자인&시스템기술플랫폼부문 설계기술개발부 팀장에 따르면, 이미지센서의 신호처리 IC는 코스트 절감 요구가 강해 첨단이 아닌 기존의 프로세스를 사용하거나, 칩 상의 배선 층수를 4~5층으로 낮추고 있다고 한다.

소니세미컨덕터솔루션은 이러한 이미지센서의 신호처리 IC의 특징을 고려해 40nm 프로세스로 제조하는 600만 게이트 규모의 로직 회로를 사용해 Cerebrus를 평가했다.

구체적으로는 회로를 대상으로 2종류의 평가를 실시했다. (1)자동 배치 배선 툴인 Innovus에 Cerebrus를 적용한 평가, (2)Innovus와 논리 합성 툴 Genus에 Cerebrus를 적용한 평가이다. (1)의 평가에서는 숙련된 설계자가 파라미터를 설정한 우수한 설계 결과와 비교해 소비전력 및 지연시간이 개선되었다는 것을 확인할 수 있었다.

구체적으로는 전체 소비전력을 2.86%, 누출전력을 4.67% 각각 절감했다. (2)의 평가에서는 소비전력이 더욱 개선되었다는 것을 알 수 있었다. 전체 소비전력은 2.86%에서 6.36%, 누출전력은 4.67%에서 9.72%로, 개선 폭이 넓어졌다.

설계기간과 설계공수도 대폭 개선되었다. Innovus와 논리 합성 툴 Genus에 Cerebrus를 적용해 파라미터를 최적화했을 경우, 숙련된 설계자에 의한 최적화에 비해 설계 기간은 3분의 1로, 설계공수는 30분의 1로 대폭 줄일 수 있었다고 한다.

-- 캐논, 소비전력을 10% 이하로 절감 --
캐논을 대표해 이번 유저 컨퍼런스에서 강연한 사사키(佐々木) 디바이스개발본부 반도체디바이스 제2개발센터 팀장은 이미지센서의 신호처리 IC 설계의 특징으로 로직 회로가 얇고 긴 장방형이라는 점을 들었다. 얇고 긴 장방형 고유의 설계 제약이 있으며, 저소비 전력화에 대한 요구가 매우 강하다는 것도 언급했다.

그는 캐논이 2종류의 회로를 통해 실시한 3가지 평가를 소개했다. 첫 번째 회로는 종횡비가 약 7로 얇고 길었다. 약 250개의 하드 매크로를 포함하고 있으며, 그것들이 점유하고 있지 않은 칩 영역에 500만 게이트 규모의 회로를 표준셀로 구성했다. 이 설계에서는 Cerebrus를 사용함으로써 사람이 한 설계와 비교해 소비전력을 12.8%, 설계 기간을 약 30% 절감할 수 있다는 것을 확인했다.

두 번째 회로는 26만 8,000 게이트 규모로, 첫 번째보다 규모가 상당히 작은 것이었다. 종횡비는 약 7.2로, 첫 번째와 거의 같았다. 5개의 층으로 배선되어 있다는 것도 같았다. 규모가 작고 하드 매크로를 포함하고 있지 않기 때문에 첫 번째 회로보다 Cerebrus의 적용 효과도 작았다. 소비전력은 2.1%, 설계 기간 단축은 약 10%에 달했다.

사사키 팀장은 세 번째 평가 사례로 첫 번째 회로의 하드 매크로 배치에 Cerebrus의 플로어플랜 기능인 ‘Floorplan Explorer’를 적용한 결과를 소개했다. Floorplan Explorer를 사용하지 않는 경우에는 사람이 하드 매크로를 배치하지만, 이것을 사용하면 자동으로 배치된다.

사사키 팀장에 따르면, Floorplan Explorer를 사용함으로써 사람이 하드 매크로를 배치하는 것과 비교해 소비전력을 3.3%, 설계기간을 약 85% 절감할 수 있다는 것을 확인했다고 한다.

 -- 끝 --

Copyright © 2020 [Nikkei XTECH] / Nikkei Business Publications, Inc. All rights reserved.