전기전자/정보통신

Nikkei Electronics_2024.5 특집 요약 (p30~59)

반도체 제조의 최전선
3차원화로 새로운 수요 대두

각종 반도체 디바이스에 새로운 구조의 물결이 밀려오고 있다. 공통점은 모두 수직 방향의 면적을 활용한다는 것. 이로 인해 소자의 구조가 복잡해지면서 제조 난이도가 급격하게 높아지고 있다.

수직 방향으로 보다 더 깊게, 수평 방향으로도 가공이 필요하기 때문이다. 이 어려운 과제에 도전하고 있는 것이 반도체제조장치 업체들이다. 그들은 첨단 반도체에 요구되는 정밀함과 처리 속도의 양립을 어떻게 실현할 것인가? 기술의 최전선을 취재했다.

제 1부 : 총론
로직·낸드에 이어 D램도 3차원화, 제조에 요구되는 정밀함과 속도의 양립

낸드플래시메모리, 로직 반도체에 이어 D램에도 3차원 구조의 물결이 밀려오고 있다. 이 ‘변혁’으로 인해 반도체제조장치 업체에 대한 요구도 달라졌다. 구조의 복잡화에 대응하는 정밀한 가공뿐만이 아니다. 기존의 수직 방향에서 수평 방향의 가공에 대한 요구도 높아졌다. 이것을 ‘어떻게 속도를 줄이지 않고 실현할 수 있을까?’에 대한 도전이 추진되고 있다.

반도체 제조는 현재 디바이스 구조의 3차원화라는 공통 과제에 직면해 있다. 지금까지 첨단 반도체에서는 수직 방향의 면적 이용에 집적화의 활로를 찾았기 때문이다. 복잡한 3차원 구조를 얼마나 결함 없이, 고정밀도로, 빠르게 제조할 수 있을까? 제조장치 업체에 대한 요구는 매우 난해해지고 있다.

반도체는 같은 면적에 집적할 수 있는 트랜지스터나 메모리셀의 소자 수를 늘릴 수 있도록 진화되어 왔다. 반도체 소자가 늘어나면 이점이 많다. 전자 기기의 두뇌를 담당하는 로직 반도체는 트랜지스터의 증대에 따라 계산 능력을 높일 수 있다. ‘기억’을 담당하는 반도체 메모리는 같은 면적이라도 메모리 용량이 향상될 수 있다. 또한 소자의 제조 코스트를 낮출 수 있다.

그러나 로직 반도체 및 반도체 메모리에서 수평면에 ‘채워 넣는’ 미세화에는 한계가 보이고 있다. 그래서 수직면에 ‘쌓아 올리는’ 집적화라고 하는 구조적 변화가 일어나고 있다.

첨단 로직 반도체의 제 1선은 제 1단계 3차원 구조인 FinFET에서 새로운 트랜지스터 구조인 GAA FET(Gate All Around Field Effect Transistor)로 전환되었다. 그 시작은 2022년, 삼성전자의 양산 개시였다. TSMC와 인텔, 라피다스(Rapidus, 도쿄)도 양산에 도전하고 있다.

첨단 반도체 메모리는 낸드플래시메모리(이하, 낸드)에서 이미 200층 정도의 3차원화가 당연해졌으며, 업계에서는 한층 더 어려운 400층 이상의 다층화에 도전하고 있다. D램은 아직 2차원 구조이지만, 가까운 미래에 3차원화가 실현될 것으로 보이는 상황이다.

제조장치 업체에게 있어서 이러한 복잡한 3차원 구조 형성은 반도체 제조 업체로부터의 새로운 ‘도전장’이다. 요구되는 것은 정밀함뿐만이 아니다. 기존의 구조와 비교해 제조 속도를 늦추지 않는 기술도 필요하다.

“인공지능(AI) 관련 수요 등에서 다소 코스트가 비싸더라도, 조금이라도 빠른 제조를 원하는 요청이 많아지고 있다. 하지만, 반도체 제조에는 정밀함이 필요해 (각 공정에서의 가공에) 시간이 걸린다”라고 도쿄일렉트론의 미타노(三田野) SPE사업 본부장은 말한다. “다양한 연구를 통해 제조 속도가 떨어지지 않게 하는 것이 중요하다”(미타노 본부장)고 한다.

■ 첨단 로직 반도체
나노시트 구조에서 '수평 방향의 가공'에 대한 수요

첨단 로직 반도체는 정밀한 가공에 수반되는 새로운 반도체 제조장치의 수요를 낳고 있다. 기존의 플래너나 FinFET에 비해 GAA FET가 보다 복잡한 구조이기 때문이다.

GAA FET는 수직 방향의 면적을 한층 더 활용함으로써, 보다 수평 방향으로 트랜지스터를 채워 넣는 구조이다. 게이트의 구조 개선을 통해 기존의 과제였던 전류의 누설(리크)도 줄일 수 있다. 3~2nm세대 프로세스부터 본격적인 채택이 진행되고 있다.

트랜지스터는 전하가 흐르는 상태를 ‘1’, 흐르지 않은 상태를 ‘0’으로 동작한다. GAA FET에서는 '나노시트'라고 부르는 전하가 흐르는 시트 형태의 채널을 수직으로 쌓아 올린다.

나노시트의 실현에는 기존의 수직 방향의 가공 뿐만이 아니라, 수평 방향의 가공이 꼭 필요하다. 나노시트는 실리콘과 실리콘게르마늄(SiGe)을 교대로 적층하고 실리콘게르마늄만을 제거해 제조한다. 실리콘게르마늄 제거를 위해서는 수평 방향으로 식각(에칭)하고 그 결과로 생긴 공극을 박막으로 채울 필요가 있다. 이 가공을 nm 오더로 실현해야 한다.

식각 장치에서는 수평 방향의 정밀 식각을 가능하게 하는 ‘고선택 식각(Selective Etch)’기술이 새롭게 등장했다. “첨단 로직 반도체를 중심으로 도입이 매우 증가하고 있다”라고 미국 Lam Research 일본법인의 니시자와(西澤) 기술통괄부장은 말한다.

세정 장치의 중요성도 증가하고 있다. “디바이스의 다층화와 미세화가 진행되면, (구조가 복잡해져) 세정 회수가 증가한다. GAA FET에서는 세정 면의 수가 증가할 뿐만 아니라, 기존의 수직 구조물과 함께 수평 구조물도 깨지지 않도록 제어하는 기술이 새롭게 필요하다. 세정 장치는 지금까지 이상으로 디바이스 제작에 중요한 기술이 될 것이다”(스크린세미컨덕터솔루션스의 고토(後藤) 대표이사)라고 한다.

또한, GAA FET 제조에는 EUV(극자외선) 노광장치도 빼놓을 수 없다. 로직 반도체에서 EUV 노광장치는 7nm 세대 프로세스 이후 채택이 진행되고 있다. GAA FET는 주로 3nm 세대 이후가 대상이 되기 때문이다.

정밀한 회로의 노광에는 세밀한 선을 그릴 수 있는 짧은 파장의 빛이 필요하다. EUV 노광장치는 기존의 액침(液浸) ArF 노광 장치와 비교해 파장이 약 10분의 1인 13.5nm로 상당히 짧다. 또한 개발하고 있는 것은 현재 네덜란드의 ASML뿐이다.

■ 낸드 메모리
2030년에 1,000층, 속도는 기하급수적으로 느려져

3차원화가 이제 막 시작된 로직 반도체와 비교하면 낸드는 비교적 빠른 2013년부터 시작되었다. 그 주요 원인은 “회로의 단순함’에 있다”라고 키옥시아 첨단메모리개발센터의 가츠마타(勝又) 기술감독은 말한다. “로직 반도체가 60~40nm 프로세스였을 무렵에 낸드는 20~17nm 프로세스까지 진행되고 있었다. 미세화가 빠르게 진행되면서 먼저 한계에 직면한 것이다”(가츠마타 기술감독)라고 한다.

낸드는 메모리셀 안의 전하 축적막에 전자를 출입시켜 정보를 기억하는 구조이다. 하지만, 미세화로 인해 플래너 구조에서 축적할 수 있는 전자가 급격하게 적어졌다. “신호가 안정되어 얻을 수 없게 되거나, 온이었던 것이 오프가 되는 등의 오류가 발생되고 있다”(가츠마타 기술감독)

플래너 구조에서 문제가 발생하는 것은 구체적으로는 “15nm 프로세스 이후이다”(가츠마타 기술감독). 이를 해결하기 위해 채택된 것이 3D 낸드이다. 낸드와 같은 반도체 메모리는 ‘워드선’와 ‘비트선’이라고 하는 2 종류의 배선이 직교되어 있는 구조로 되어 있다. 3D 낸드의 메모리셀은 워드선과 절연막을 교대로 적층하여 제조한다. 이 층이 늘어나면 늘어날수록 메모리 용량은 커진다.

현재, 메모리셀은 200층 정도까지 양산이 진행되고 있다. 한국의 SK 하이닉스는 2025년 상반기에 321층의 양산을 개시할 계획이다. “1,000층까지는 기술적으로 문제없이 실현될 수 있을 전망”이라고 가츠마타 기술감독은 말한다. 도쿄일렉트론의 예측에 따르면, 2026년에 424층, 2032년에는 1,294층으로 다층화된다고 한다.

3D 낸드를 수직 방향으로 관통하는 메모리 홀과 배선을 위한 구멍(Contact)은 층이 늘어날수록 깊어진다. 이러한 구멍을 파고 세정해, 절연막으로 매립하는 것은 고도의 기술을 요한다.

식각 장치에서는 더욱 깊이 파내야 할뿐만 아니라 빠르게 파낼 필요가 있다. “층이 깊어지는 것에 비례해 가공에 시간이 걸리는 것은 아직 허용할 수 있다. 하지만, 구멍이 깊어질수록 지수함수적으로 속도가 느려지는 것이 현실이다”라고 키옥시아의 가츠마타 기술감독은 말한다.

예를 들어, 식각할 때 이온이 구멍 바닥까지 도달하기 어려워지기 때문에 구멍을 깊게 파내야 해 시간이 더 오래 걸리게 된다. 한 번에 더 깊이 파낼 수 있는 장치에 수요가 있다.

성막 장치와 세정 장치의 중요성도 높아지게 된다. 성막 장치는 2µm 이상의 깊은 구멍에 공동이 생기지 않도록 물질을 매립해야 한다. 세정 장치에는 “구멍의 종횡비가 높아지면, 하부의 세정액을 빼내는 데 기술이 필요하다. 약제로 세정할 때 가해지는 응력의 정도도 신중히 고려할 필요가 있다”라고 스크린세미컨덕터솔루션즈의 고토 대표이사는 말한다.

또한, 3D 낸드는 단순히 층을 늘리는 것 외에도 집적화를 진행시키는 기술 트렌드가 있다. 메모리셀 어레이의 옆에 배치되어 있는 CMOS 주변 회로를 상부나 하부에 두거나, 메모리 홀을 늘리는 등을 통해 밀도 향상이 추진되고 있다.

■ D램
2030년에 구조 쇄신의 3차원화가 본격화

마지막으로 D램이다. 양산 체제가 갖춰지는 것은 조금 더 있어야 하지만, 3차원화는 불가피하다. 도쿄일렉트론은 ‘2030년경’, Lam Research도 ‘2028~2031년경’으로 예측하고 있다.

“D램은 미세화의 한계를 맞이할 때마다 기술적인 브레이크스루가 일어나 미세화가 진행되어왔다”라고 마이크론메모리재팬의 시라타케(白竹) 바이스 프레지던트는 말한다. 하지만, “최근 D램도 낸드와 같은 물리적인 한계에 직면하고 있다”(시라타케 바이스 프레지던트)라고 한다.

기존의 플래너 구조의 D램은 상부에 커패시터, 하부에 트랜지스터로 구성되어 있다. 커패시터에 전하가 저장되어 있으면 '1', 전하가 없으면 '0'으로 정보를 기록한다. 또한 트랜지스터의 게이트를 워드선에 접속해 트랜지스터의 온·오프를 제어. 소스에 비트선을 접속하여 커패시터의 충∙방전을 제어한다.

또한 3D D램은 아직 기업들이 구상중인 단계로, 구조는 명확하게 정해지지 않았다. Lam Research는 2023년, 비트선과 트랜지스터, 커패시터를 수평 방향으로 접속하고 그 층을 수직으로 쌓아가는 구조를 제안했다. 트랜지스터의 게이트를 워드선이 관통하는 구조이다. 전체는 좌우 대칭 구조로 되어 있어 트랜지스터나 커패시터를 내장하는 수를 늘릴 수 있다.

Lam Research의 방법에서 특징적인 것은 트랜지스터 구조에 GAA FET를 채택한 점이다.이것이 트랜지스터가 차지하는 영역 축소로 연결된다.

3D D램은 높은 종횡비의 식각뿐만 아니라, 기존과 비교해 상당히 복잡한 구조가 예상되고 있다. Lam Research가 제안하는 바와 같이, GAA FET 구조의 트랜지스터를 채택할 경우, 앞서 기술한 로직 반도체와 동일한 나노시트 제조 기술이 필요하다. “3D D램은 기존과 비교해 모든 점에서 다르다. 식각과 성막, 세정, 배선 공정에서 형성되는 금속막인 메탈 재료 등에서 새로운 기술이 필요하다”라고 시라타케 바이스 프레지던트는 설명한다.

제 2부 : EUV 노광 장치
만들 수 있는 곳은 세계에서 유일하게 ASML뿐, 열쇠는 미러 렌즈와 광원

첨단 반도체 제조에 필수적인 EUV(극자외선) 노광장치가 일본에 본격적으로 도입되고 있다. 노광장치는 회로 패턴을 인화하기 위한 장치이다. 개발 이전에는 실현 불가능하다고도 여겨졌던 노광장치는 실제로 어떻게 동작할까? 세계에서 유일하게 개발하고 있는 네덜란드 ASML의 일본법인을 취재했다.

제 3부 : 식각 장비
더 깊이 더 빠르게, 3차원 반도체의 난제

최근 첨단 반도체 산업의 트렌드는 수직 방향 면적을 활용하는 3차원 구조이다. 수직 방향으로 깊어진다는 것은 식각의 깊이로 연결된다. 또한 3차원화에는 이(異)방향 가공도 반드시 필요하다.

제 4부 : CMP 장치
웨이퍼 평탄화의 최전선, 무어도 놀랄만한 연마기술의 공적

평탄화는 반도체 제조에 있어 고든 무어도 언급할 정도의 중요한 공정이다. 이 평탄화를 위한 CMP(화학기계연마)장치 출하에서 세계 2위의 점유율을 차지하고 있는 것이 에바라제작소(荏原製作所)이다

제 5부 : 웨이퍼 세정장치
1개씩 세정하는 매엽식이 이미 70% 이상, 미세화로 인해 배치식으로는 대응할 수 없어

첨단 반도체의 구조가 치밀하고 복잡해짐에 따라 세정 장치의 중요성이 높아진 반도체 제조에서는 ‘파티클’이라고 불리는 미세한 먼지가 불량품의 원인이 된다. 첨단 반도체에서는 이 파티클 세정에 대한 요구가 상당히 높아지고 있다.

제 6부 : 반송(搬送) 장치
미국의 대중국 규제도 비즈니스 기회로, 세계를 독점하고 있는 일본기업

미국을 중심으로 한 대중국 수출 규제가 반도체 업계를 뒤흔들고 있다. 첨단 반도체제조장치 업체에 큰 타격을 주고 있는 반면, 반송 장치는 사정이 다르다. 미∙중 마찰을 배경으로 반도체를 자체적으로 확보한 것이 그대로 수주 확대로 이어지고 있기 때문이다.

 -- 끝 --

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반도체 제조의 최전선
-- 3차원화로 새로운 수요 대두
제1부: 총론
-- 로직·낸드에 이어 D램도 3차원화, 제조에 요구되는 정밀함과 속도의 양립
제2부: EUV 노광 장치
-- 만들 수 있는 곳은 세계에서 ASML뿐, 열쇠는 미러 렌즈와 광원
제3부: 식각 장비
-- 더 깊고 더 빠르게, 3차원 반도체의 난제
제4부: CMP 장치
-- 웨이퍼 평탄화의 최전선, 무어도 놀랄만한 연마기술의 공적
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-- 1개씩 세정하는 매엽식이 이미 70% 이상, 미세화로 인해 배치식으로는 대응할 수 없어
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