전기전자/정보통신

Nikkei Electronics_2023.7 Hot News (p10~14)

IC간을 빛으로 결합, 2024년 드디어 제품 레벨로
인텔이 독자적 커넥터 개발, 올 하반기부터 샘플 출하 개시

미국 인텔은 자사의 구현 기술 로드맵을 세계 언론을 대상으로 설명하는 온라인 이벤트 ‘Advanced Packaging: Enabling the future of Moore's Law’를 5월 17일(현지 시간)에 실시했다.

이 이벤트에서는 IC패키지 내부에서 칩(다이) 간을 접속하는 기술과 함께 IC패키지 간을 광접속하는 기술(Co Packaged Optics: CPO)도 소개되었다. 인텔은 올 하반기에 CPO용 부품 샘플 출하를 시작해 2024년 중 제품 레벨의 품질까지 끌어올릴 예정이다.

이번 이벤트에서 인텔은 우선 복수의 다이를 하나의 패키지에 담는 기술 개발 로드맵을 제시했다. 제조기술이나 크기가 다른 복수의 다이를 하나의 패키지에 담는 기술은 ‘이종집적(HI: Heterogeneous Integration)’이라고 불리고 있다.

인텔은 이종집적을 통해 마이크로프로세서(MPU) 분야에서 경쟁사의 추격을 따돌리려 하고 있다.

인텔의 이종집적용 기술은 주로 두 가지이다. 하나는 실리콘 브릿지를 통해 복수의 다이를 2차원 접속하는 ‘EMIB(Embedded Multi-die Interconnect Bridge)’. 다른 하나는 TSV(Through Silicon Via, 관통전극)와 마이크로범프(Micro Bump)를 사용해 복수의 다이를 3차원 접속하는 ‘Foveros’이다.

예를 들어, EMIB는 서버용 MPU 제4세대 Xeon SP에서, Foveros는 PC용 MPU Core 프로세서의 차기 제품(개발 코드명: Meteor Lake)에서 사용된다. 또한, 데이터센터용 GPU ‘Intel Data Center GPU Max 시리즈’(개발 코드명: Ponte Vecchio)에서는 EMIB와 Foveros 모두 사용되고 있다.

인텔은 향후에도EMIB와 Foveros의 범프피치(Bump Pitch)의 축소화를 추진할 방침이다. 범프피치는 좁은 것이 우수하다. 피치가 좁으면 고밀도 접합이 가능해 신호 선의 수를 늘려 데이터 전송 속도를 향상시킬 수 있기 때문이다.

인텔이 현재 제품에 적용 중인 EMIB와 Foveros의 범프피치는 각각 최소 45µm와 36µm. 2024년 제품에서는 전자를 36 µm, 후자를 25 µm까지 축소할 계획이라고 한다.

-- 하이브리드 접합으로 마이크로커넥터 구현 --
Foveros에 관련해서는 단자 간의 접속 방식 개선도 실시한다. Foveros는 구리(Cu) 단자를 땜납 범프를 사용해 접속하는 방식이기 때문에 접합 시 범프가 옆으로 벌어진다. 이로 인해 피치 간격을 좁히기 어렵다.

이를 해결하기 위해 인텔은 땜납을 사용하지 않고 구리 단자 간을 직접 접합하는 방식(하이브리드 접합)을 선택했다. 이것을 ‘Foveros Direct’라고 한다. 2024년에 접속 피치가 9µm인 Foveros Direct를 실용화할 계획이다.

-- CPO의 샘플 출하 개시 --
인텔은 오랜 기간 CPO 개발을 추진하며 그 성과를 학회 등에서 발표해왔다. 그리고 이번 온라인 이벤트에서 그 실용화에 대해 언명. 올 하반기에 CPO용 부품 샘플 출하를 개시하고, 2024년 안에 제품 레벨의 품질로 끌어올린다고 했다. CPO는 신호처리를 하는 IC와 광전변환용 부품을 동일한 패키지에 담는(같은 패키지 기판에 구현하는) 기술이다.

인텔은 이번에 광도파로가 형성된 유리기판을 담는 독자적인 커넥터 기술을 개발했다는 사실도 밝혔다. 이를 통해 마치 USB 케이블처럼 IC 패키지 간을 광섬유로 접속할 수 있다고 한다. CPO는 데이터센터용 GPU의 접속 기술로 주목 받고 있다.

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