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Nikkei Electronics_2023.6 Emerging Tech (p70~74)

아직도 계속되고 있는 반도체의 미세화
최종 목표는 '궁극의 트랜지스터' CFET

“라피더스에게도 언젠가는 극복하지 않으면 안될 기술이 될 것이다”. 반도체 제조 수탁 기업 라피더스(Rapidus, 도쿄)의 한 관계자는 차세대 트랜지스터 구조인 ‘CFET(Complementary FET)’에 대해 이렇게 말한다.

라피더스는 2027년, 최첨단 2nm 세대 프로세스인 GAA(Gate All Around) 트랜지스터 양산을 목표로 하고 있다. CFET는 이보다 늦은 2030년대에 실현될 것으로 예상되고 있는 1nm 세대 이후의 트랜지스터 구조이다.

“CFET는 트랜지스터에 있어 궁극의 디바이스 구조이다”. 벨기에의 반도체 연구기관 imec의 호리구치(堀口) STS/CMOST/TSE 프로그램 디렉터는 이렇게 단언한다.

해마다 가속화되고 있는 반도체의 미세화 및 집적화에 대응하기 위해 트랜지스터 구조는 계속 변화하고 있다. GAA나노시트는 한국의 삼성전자가 2022년, 3nm 세대 프로세스로는 최초로 양산 개시를 발표했다. 그 다음 세대의 구조로 기대되고 있는 ‘포크시트(Forksheet)’와 ‘CFET’는 트랜지스터의 새로운 집적화를 가속화하는 것으로, 그 실현을 위해 에칭 장비 및 제어 기술 발전이 추진되고 있다.

-- 1nm세대에서 시작되는 새로운 트렌드 --
트랜지스터의 미세화를 가속화하는 것은 (1)트랜지스터 1개 당 제조 비용 절감, (2) 소비전력 저감, (3) 동작속도 향상, (4) 고기능화 등의 이점을 얻을 수 있기 때문이다. 그 중에서도 가로 방향으로 배치되는 트랜지스터의 수가 증가(집적화)됨으로써 면적 당 계산 처리 성능이 향상되었다는 점이 크다.

로직 반도체 트랜지스터 구조는 '무어의 법칙'에 기반을 둔 미세화에 대응하기 위해 계속 변화되어 왔다. 기존형의 플레이너 FET에서 시작해 현재 첨단 로직 반도체에서 주류인 FinFET, 이제 막 양산 기술이 개발되기 시작한 GAA 나노시트, 차세대의 포크 시트 및 CFET로 이어진다.

기존형의 플레이너 FET는 미세화를 추진하면 오프(절연) 상태에서도 전류가 새어나간다는 문제가 있었다. 이 누설 전류 문제를 해결하기 위해 개발된 것이 FinFET이다. 소스-드레인 간 전류 경로인 채널의 제어면(방향)을 3면으로 늘려 누설 전류를 억제했다.

차세대 GAA나노시트는 제어면을 더 늘려 4면 구조로 만들었다. 첨단 로직 반도체에서는 FinFET가 22nm 프로세스 이후의 프로세스를, GAA 나노시트가 3nm 세대 이후의 프로세스를 담당한다.

5월 시점에서는 3nm 세대 프로세스가 최첨단 양산 기술로, 차기의 2nm 세대 양산 개시는 2025년경이 될 것으로 알려져 있다. 포크시트나 CFET는 그 뒤인 1nm 세대 프로세스 이후에서의 활약이 기대되고 있다.

“포크시트(또는 CFET)는 트랜지스터가 차지하는 공간의 미세화에 특화되어 있다”라고 호리구치 디렉터가 지적하듯이, 이 2개의 차세대 구조는 지금까지와는 기술 트렌드가 다르다.

FinFET와 GAA나노시트는 미세화하기 쉬운 구조인 동시에 누설 전류 억제가 가장 큰 특징이었다. 반면, 포크시트와 CFET는 미세화 및 집적화에 초점이 맞춰져 있다.  트랜지스터의 가로 폭을 작게 함으로써 보다 집적화가 가능한 구조가 되었다.

포크시트와 CFET의 공통점은 NMOS와 PMOS를 일체화했다는 것이다. 비용 측면에서는 “GAA나노시트와 비교해 트랜지스터 1개에 소요되는 공정 및 비용이 늘어난다. 하지만, (일체화되었다고 해서) 2배가 되는 것은 아니다. 몇 개의 공정을 공통화할 수 있기 때문이다”라고 호리구치 디렉터는 강조한다.

-- GAA 다음이 포크시트 --
포크시트의 특징은 명확하다. CMOS집적회로(IC)가 NMOS와 PMOS의 상호 보완을 통해 가동된다는 것이다. 포크시트에서는 기존에 독립되어 있던 이 두 개의 트랜지스터를 좌우로 연결해 일체화. 결과적으로 소형화되기 때문에 집적화로 이어질 수 있다.

-- 포크시트는 '절연막'이 어려워 --
GAA나노시트에서는 집적화를 위해 NMOS와 PMOS 간의 거리를 얼마만큼 짧게 할 수 있는지가 숙제였다. 단순히 이 두 개를 가깝게 한 것만으로는 각각을 별개의 트랜지스터로써 제어하기 어려워진다. 그래서 포크시트에서는 NMOS와 PMOS를 일체화하고, 그 사이에 절연막(Dielectric Wall)을 배치해 오류가 발생하기 어렵게 했다.

포크시트는 NMOS와PMOS 간의 절연막을 제외하면 GAA나노시트의 제조 방법과 거의 동일하다. 일견GAA나노시트에서 포크시트로 전환하는 것이 어렵지 않을 것 같지만, “양산으로 진행될지는 아직 알 수 없다”라고 호리구치 디렉터는 말한다. 절연막의 가로 폭이 10nm 이하로 상당히 짧기 때문에 구멍이 생기지 않도록 빈틈없이 메우기 어렵기 때문이다.

“절연막을 어떻게 만드느냐, 어떻게 유지하느냐가 핵심이다”라고 호리구치 디렉터는 말한다. 절연막은 원자층을 1층씩을 성막하는 ALD(Atomic Layer Deposition, 원자층 퇴적)라고 불리는 방법으로 형성한다. 현재의 기술로 “10nm 정도의 폭은 만들려면 만들 수는 있다”(호리구치 디렉터). 하지만 공정에서 에칭이나 세정을 거치면 막이 결락될 우려가 있다. 절연막을 유지한 채 트랜지스터를 제조할 수 있는지가 과제이다.

imec는 포크시트의 채택 시기를 2028년으로 예정하고 있지만, 대기업 파운드리 등에서도 아직 양산 실현 기미는 보이지 않고 있다. “CFET 양산이 이보다 한 발 앞서 진행될 가능성도 없지 않다”(호리구치 디렉터).

-- ‘궁극의 디바이스 구조’인 CFET --
호리구치 디렉터가 ‘궁극의 디바이스 구조’라고 부르는 CFET는 NMOS와 PMOS를 상하로 적층해 일체화한 것이라고 할 수 있다. 포크시트에서는 NMOS와 PMOS가 좌우로 연결된 상태에서 일체화된 것이다. 이것을 상하로 바꾸어 적층함으로써 트랜지스터의 가로 폭을 대폭 축소. 한 층 더 높은 집적화로 이어나갈 수 있다.

CFET는 imec가 채택 예정 시기를 2032년으로 전망하고 있으며, 실제로 대만의 TSMC(臺灣積體電路製造)나 미국의 인텔 등이 검토를 추진하고 있다. 비교적 예정 시기를 길게 잡은 이유는 '복잡한 구조로 인한 제조의 어려움'이라는 과제가 있기 때문이다.

-- 난제는 ‘세로 방향의 제조 프로세스’ --
CFET는 상하 적층이라는 구조상, 구조가 세로 방향으로 늘어난다. 예를 들어, 트랜지스터의 높이가 나노시트나 포크시트는 70~80nm인데 반해 CFE는 130~155nm로 높다.

트랜지스터의 동작 속도를 결정하는 중요한 요소는 전하를 저장하는 양을 나타내는 정전 용량(C)이 작은 것이다. 용량이나 전압(V)이 작아지면 저장하는 전기의 양(Q)도 작아지고 충전하는 데 걸리는 시간도 짧아지기 때문이다. 이 법칙은 Q=CV라는 식으로 나타낸다.

그런데 트랜지스터의 세로 폭이 높아지면 전하를 필요 이상으로 저장하게 된다. 이것은 기생 용량이라고 불리며 용량이 증가함으로써 동작 속도의 향상을 방해하는 요인이 된다. 기생 용량을 줄이려면 NMOS와PMOS 간의 거리를 좁힐 필요가 있다. “NMOS와 PMOS간의 거리는 구동에 기여하지 않는다. 이 부분을 높이면 높일수록 악영향이 있다”라고 호리구치 디렉터는 설명한다.

‘이 NMOS와 PMOS 간의 거리를 어떻게 좁힐 것인가?’ 이것이 CFET에 있어서의 가장 큰 과제이다. 거리가 짧으면 세로 방향의 제어가 어려워지기 때문이다. 트랜지스터를 구성하는 소스-드레인, 게이트 스택과 같은 각 부품에 배선을 해야 할 필요가 있기 때문에 높이 조정을 위해 고정밀도의 에칭이 필요하게 된다.

“NMOS와 PMOS간의 거리와 에치백의 제어성은 상충 관계이다. 거리가 짧으면 그만큼 제어가 어렵다. 어느 정도 NMOS와 PMOS간의 거리를 짧게 할 수 있느냐가 하나의 중요한 연구 주제이다”라고 호리구치 디렉터는 말한다.

-- 제조방법 후보는 2가지 --
CFET의 제조에는 현재 크게 2종류의 방법이 존재한다. ‘모놀리식(monolithic)’ 기법과 ‘시퀀셜(sequential)’ 기법이다. 양쪽 모두 일장일단을 가지고 있어 CFET를 검토하는 파운드리 기업들도 현재 최적의 방법을 모색하고 있다.

모놀리식 기법과 시퀀셜 기법의 차이는 이렇다. 모노리식 기법은 NMOS와 PMOS를 한 번에 형성·적층하는 것. 시퀀셜 기법은 NMOS와 PMOS를 각각 제조한 뒤 상하로 붙이는 것이다.

두 방법을 비교하면, 양산의 용이성에서는 시퀀셜 기법이 우수하다. NMOS와 PMOS를 각각 기존의 나노시트 제조 방법으로 양산할 수 있기 때문이다. 반면, 모노리식 기법은 나노시트 제조 방법을 발전시킬 필요가 있어 적층 기술 및 에칭의 난이도가 높아진다. 하지만 모노리식 기법은 상하 접합을 위한 위치 보정이 필요 없는 데 반해 시퀀셜 기법은 nm 레벨의 위치 결정이 요구된다.

모노리식 기법은 기술이 완성되면 제조 원가가 비교적 낮고 정전용량도 낮출 수 있지만 수직 방향의 인테그레이션이 어려운 반면, 시퀀셜 기법은 구조상 공정 수 증가가 과제이다. 이처럼 어느 쪽이 더 낫다고 일률적으로 말하기 어렵다.

-- ‘차차차세대’는 원자 레벨의 CFET --
imec에 따르면, imec는 CFET의 차세대가 되는 트랜지스터 구조도 내다보고 있다고 한다. 현재 최첨단인 GAA 나노시트의 ‘차차차세대’에 해당하며, imec가 ‘원자(Atomic) CFET’라고 부르는 구조이다. “원자 CFET가 실현된다면, 트랜지스터의 미세화를 궁극적으로 실현할 수 있을 것이다”라고 호리구치 디렉터는 말한다.

원자 CFET은 원자 레벨까지 채널 두께를 줄임으로써 게이트를 보다 제어하기 쉽게 한 것이다. 2차원적인 원자 배열을 가진 채널 재료를 사용하기 때문에 채널을 원자 수준으로 얇게 형성할 수 있다. 구체적으로는 이황화몰리브덴(MoS₂)이나 이황화텅스텐(WS₂)과 같은 새로운 재료가 사용된다. “게이트 길이를 수 nm까지 짧게 해도 트랜지스터를 제어할 수 있게 된다”(호리구치 디렉터)라고 한다.

그 실현에는 원자 레벨에서의 재료 결함 제어와 성막 기술의 성숙이 필수이다.

 -- 끝 --

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