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라피다스, 반도체 설계 AI 에이전트 “국내 2개사·해외 1개사 사용 중”

라피더스(Rapidus, 도쿄) 엔지니어링센터 설계기술총괄부의 쓰루자키(鶴崎) 디렉터는 ‘RISC-V Day Tokyo 2026 Spring’(2026년 3월 5일 개최)에 등단하여, 현재 정비 중인 EDA(전자설계자동화) 시스템의 최신 현황을 보고했다. 특히 고객 확보에 효과적인 ‘AI 에이전트’ 지향 EDA 툴을 이미 3개 기업이 사용 중이라고 밝혔다. 그 중 2개사는 국내 기업이고, 나머지 1개사는 해외 기업이다.

라피더스가 정비 중인 EDA 시스템을 공식 석상에서 처음 발표한 것은 2024년 8월 1일에 열린 ‘RISC-V Day Tokyo 2024 Summer’ 강연이었다. 당시 쓰루자키 디렉터는 대만 TSMC 등 경쟁 파운드리(반도체 위탁 생산)와 설계 지원 측면에서 차별화할 수 있는 포인트로 AI 기술 기반 EDA 툴인 ‘Raads’를 내세웠다.

이번 강연도 Raads가 중심이었으나, AI의 진화에 맞춰 정식 명칭이 변경되었다. 이전에는 AI가 설계를 지원한다는 의미인 ‘Rapidus AI-Assisted Design Solution’의 약자로 Raads를 사용했다. 하지만 쓰루자키 디렉터는 “AI의 진보가 눈부셔 이제는 AI가 설계자를 지원하는 수준을 넘어 AI 자체가 직접 설계하는 이른바 ‘AI 에이전트’화되고 있다”고 설명했다. 이에 따라 현재는 ‘Rapidus AI-Agentic Design Solution’의 약자로 동일한 Raads 명칭을 사용하게 되었다.

Raads는 여러 개의 EDA 툴로 구성되며, 크게 두 종류로 나뉜다. 첫 번째는 기존 EDA 벤더의 AI 기능이 탑재된 툴에 라피더스의 학습 완료 모델을 결합한 형태다. 사용자가 설계한 SoC(시스템 온 칩)의 논리 데이터인 ‘RTL(Register Transfer Level) 데이터’를 제조용 GDS-II 형식의 마스크 레이아웃 데이터로 변환할 때 활용된다. Raads 툴을 함께 사용하면 설계 기간을 단축하고 설계 생산성을 높일 수 있다.

또 다른 하나는 라피더스가 독자 개발한 3가지 툴이다. 모두 SoC 상류 설계(RTL 데이터 설계 등)에서 사용된다. (1) 자연어(현재 영어)로부터 RTL 설계 데이터를 생성하는 ‘Raads Generator’, (2) RTL 데이터로부터 SoC의 특성(소비전력, 성능/속도, 칩 면적: 이른바 PPA)을 예측하는 ‘Raads Predictor’, (3) Raads Generator와 Raads Predictor를 통합한 ‘Raads SynthCast’이다.

-- 신규 진입 파운드리의 불리함을 보완하다 --
쓰루자키 씨가 특히 강조한 것은 상류 설계용 Raads Predictor였다. 이 툴은 오픈 소스 EDA 툴 세트인 ‘OpenROAD’를 기반으로 라피더스가 개발했기 때문에 사용자가 EDA 벤더에 라이선스 비용을 지불할 필요가 없다.

Raads Predictor는 피지컬 합성 툴을 내장하고 있으며, 이 툴의 레이아웃 설계 결과로부터 PPA를 추정한다. 다만 시장의 일반적인 피지컬 합성 툴(논리 합성, 플로어 플래닝, 배치, 클럭 트리, 글로벌 배선, 상세 배선을 수행)과 달리, 처리 시간이 오래 걸리는 상세 배선 단계는 생략한다. 이를 통해 단시간 내에 PPA를 견적 낼 수 있게 했다.

Raads Predictor는 파운드리 시장의 후발 주자인 라피더스에게 강력한 무기가 된다. 최첨단 공정으로 제조되는 SoC는 설계 중간에 파운드리를 교체하는 일이 거의 없다. 파운드리와 긴밀히 협력하지 않으면 최첨단 공정의 잠재력을 끌어내기가 어렵기 때문이다. 도중에 파운드리를 변경하면 처음부터 다시 개발해야 하는 상황이 된다.

따라서 개발 초기 단계에서 사용자는 파운드리를 결정해야 한다. 파운드리 선정에서는 과거 실적이 중요한 역할을 한다. 후발 주자인 라피더스 불이익을 받는다. 그 불리한 상황을 완화시키는 데 도움이 되는 것이 Raads Predictor이다.

하류 설계에 진입하기 전의 RTL 설계 데이터는 기본적으로 제조 공정에 의존하지 않는다. 따라서 Raads Predictor를 통해 RTL 설계 데이터로부터 SoC 특성을 추정할 수 있다면, 파운드리 선정 후보군에 오를 가능성이 높아진다. 과거에 경쟁 파운드리에서 만든 SoC의 RTL 설계 데이터를 Raads Predictor에 입력해, 그 SoC를 라피더스에서 제작했을 때의 특성을 확인할 수도 있다.

-- 수율 개선을 위한 확장 --
상류 설계용 Raads를 통해 SoC 설계에서 PPA를 개선할 수 있게 된다. 하지만 라피더스는 파운드리로서 수율과 비용 측면까지 개선하고자 한다. 향후, 정비 중인 EDA 시스템을 확장해 PPA뿐만 아니라 수율과 비용을 고려한 설계가 가능하도록 할 방침이다.

구체적으로는 제조 공정에서 얻은 데이터를 학습에 활용한다. 이를 통해 노광 시 핫스팟을 유발할 수 있는 RTL 데이터를 설계 단계에서 미리 수정하여 수율을 높이고 비용을 낮춘다. 라피더스는 제조 공정 데이터를 활용해 PPA, 수율, 비용을 통합 고려하는 설계 기법을 ‘DMCO(Design-Manufacturing Co-Optimization)’라고 부른다.

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