전기전자/정보통신

닛케이 일렉트로닉스_2602호 (p22-25)

소시오넥스트, 3차원 SoC 설계 플로우 확립
개발 속도 향상, 커스텀 SoC 사업에 탄력

일본 반도체 기업 소시오넥스트는 미국 EDA(전자설계자동화) 벤더 Synopsys와 손을 잡고 최첨단 3차원 SoC(System on Chip) 설계 플로우를 확립했다. 이 설계 플로우를 적용하면 로직 다이(칩렛) 위에 또 다른 로직 다이를 적층하는 3차원 SoC를 단기간에 개발할 수 있다. 이러한 SoC는 대면적의 단일 다이 기반의 평면 SoC보다 처리 성능(속도)이나 소비 전력, 수율 측면에서 우수하다. 3nm(나노미터)/2nm 세대 이후의 첨단 공정 영역에서 소시오넥스트의 커스텀 SoC 사업에 탄력을 더할 전망이다.

소시오넥스트는 이번 설계 플로우에 관한 발표를 Synopsys 일본법인의 프라이빗 행사 ‘SNUG Japan 2025’(2025년 9월 19일, 도쿄 개최)에서 진행했다. 발표 제목은 ‘3DIC 설계의 현장에서’로 다소 평범하지만 내용은 매우 인상적이었다.

소시오넥스트는 팹리스 반도체 기업으로, 2015년 3월 1일에 후지쓰 세미컨덕터(구 후지쓰의 반도체 부문)와 파나소닉의 SoC 사업을 통합해 출범했다. 초기에는 ASSP(Application Specific Standard Product: 특정 용도용 반도체 제품)를 주력으로 했으나, 2018년 4월에 회장 겸 CEO에 취임한 히즈카(肥塚) 씨가 주력 사업을 ASSP에서 커스텀 SoC로 전환하면서 실적을 크게 끌어올렸다. 현재는 3nm, 2nm 등 첨단 공정 기반 반도체 개발과 함께 2.5차원 및 3차원을 포함한 다양한 패키징에도 대응하고 있다.

-- 2.5차원과 3차원의 차이 --
첨단 SoC의 수율 향상을 위해 소시오넥스트를 포함해 여러 반도체 기업은 대면적 평면 다이를 여러 개의 소형 다이로 분할하고, 이를 하나의 패키지에 집적하는 방식을 채택하고 있다. 이를 헤테로지니어스 인테그레이션 SoC 또는 멀티다이 SoC라고 부른다. 미국 인텔과 AMD(Advanced Micro Devices)의 마이크로프로세서(MPU)가 멀티다이 SoC의 대표적인 사례다. 현재의 멀티다이 SoC는 여러 다이를 인터포저(중간 기판) 위에 나란히 배치하며, 이를 일반적으로 2.5차원 SoC라고 부른다.

2.5차원 SoC는 다이 위에 다른 다이가 올라가지 않는다. 반면, 다이 위에 또 다른 다이를 적층하는 구조의 멀티다이 SoC를 3차원 SoC라고 한다. 현재 상용화된 3차원 SoC는 대부분 로직 다이 위에 메모리(DRAM이나 SRAM) 다이가 올라가는 구조다. 예를 들면, AMD의 고성능 MPU 연산용 다이에는 SRAM 다이가 적층되어 있다. AMD는 이를 3D V-Cache라고 부른다.

기존 3차원 SoC가 로직 다이 위에 메모리 다이를 얹는 구조인 데 반해, 소시오넥스트의 설계 플로우로 개발되는 3차원 SoC는 로직 다이 위에 로직 다이를 적층한다. 앞으로 이러한 구조의 3차원 SoC는 점점 늘어날 것으로 보인다. 그 이유는 고속 처리가 가능한 SoC를 구현할 수 있기 때문이다. 특히 고속 SoC는 AI 연산 분야에서 수요가 크게 증가할 것으로 예상된다.

-- 블록 사이의 배선 길이 단축 --
이번 발표를 진행한 소시오넥스트의 다나카(田中) 씨(글로벌리딩그룹 메소드로지&인프라스트럭처유닛의 시니어 프린시펄 엔지니어)에 따르면, 기존의 평면(2차원) SoC에서는 떨어진 블록 사이에 긴 배선이 발생하기 쉽다. 이는 처리 성능 저하로 이어진다. 반면 3차원 SoC에서는 블록 간 배선 길이가 짧아져 처리 성능의 향상을 기대할 수 있다.

이 외에도 3차원 SoC는 다이 면적이 작아져 수율이 개선되고, 소비 전력도 낮출 수 있는 장점이 있다. 한편 2.5차원 SoC는 수율 향상에는 기여하지만, 평면 SoC보다 블록 간 배선이 길어져 오히려 성능이 저하되는 경우도 있다.

이번 발표에서 소시오넥스트는 실제 설계 플로우를 적용해 개발 중인 3차원 SoC 사례를 공개했다. TSMC의 5nm 공정 ‘N5’로 제작한 로직 다이 위에, 3nm 공정 ‘N3P’로 제작한 로직 다이를 적층한다. 3차원 패키징 기술로는 TSMC의 ‘SoIC-X-CF’를 사용하며, 두 개의 다이는 Face to Face(표면 대향 방식)로 결합된다. 다이 간 전기적 연결에는 하이브리드 본딩 기술을 활용한다. 이 사례의 3차원 SoC는 이미 테이프아웃(설계 완료)을 마쳤다.

발표에 참여한 소시오넥스트의 노자와(野沢) 씨(개발그룹 기반개발부 시니어 엔지니어)에 따르면, 이러한 ‘로직 다이 위에 로직 다이를 적층한’ 3차원 SoC는 세계 최초라고 한다. 이런 상황에서 설계 플로우를 확립했다는 점은 매우 큰 의미를 가진다. 설계 플로우 확립은 단기간 개발 가능성을 열었다는 것을 의미이다. 향후 소시오넥스트의 커스텀 SoC 사업 확대에 중요한 전환점이 될 것으로 보인다.

-- Synopsys와 협력 --
노자와 씨에 따르면, 로직 다이 위에 메모리 다이를 적층하는 기존의 3차원 SoC와, 이번과 같이 로직 다이 위에 로직 다이를 적층하는 3차원 SoC 사이에는 의외로 큰 차이가 있다. 예를 들어, 다이 간 접속선 수는 후자가 훨씬 많다. 또한 전원 설계와 열 설계 역시 후자가 더 어렵다. 메모리에 비해 로직은 전원 요구 조건이 까다롭고 발열도 크기 때문이다.

소시오넥스트는 기존의 ‘로직 다이 위에 메모리 다이를 적층하는 3차원 SoC’ 설계 플로우에 여러 공정을 추가해, ‘로직 다이 위에 로직 다이를 적층하는 3차원 SoC’ 설계 플로우를 확립했다. 이 설계 플로우 구축 과정에서 Synopsys와 협력했다. 구체적으로는 논리/접속 설계 및 검증에는 Synopsys의 EDA 툴을, 전원과 열 해석에는 Synopsys가 인수한 미국 ANSYS의 EDA 툴을 활용했다. 이들 EDA 툴은 필요에 따라 이번 설계 플로우에 맞게 확장되었다.

또한 Synopsys와 함께 IP(회로 정보) 코어도 새롭게 개발했다. 구체적으로는 하이브리드 본딩 기반 다이 간 접속용 I/O 셀 ‘3DIO’, 그리고 Face to Face 방식의 3차원 SoC에 최적화된 PCI Express 6.0 및 DDR5 인터페이스 IP 코어다.

이번 발표에서는 확립된 설계 플로우의 핵심을 네 가지 설계 단계로 나누어 설명했다. (1) 3차원 SoC 설계 계획(3D Design Optimization), (2) 3차원 SoC 정적 타이밍 분석(3D Stacking STA), (3) 3차원 SoC 전원 계통 해석(3D Stacking EMIR Sign-off), (4) 3차원 SoC 열 해석(3D Thermal Analysis)이다.

이 네 가지 단계 중 가장 중요한 것은 (1) 설계 계획이다. 로직 다이 위에 로직 다이를 적층하는 최적의 3차원 SoC를 구현하려면 “전체 상호관계를 고려한 초기 검토를 통한 최적화가 필수적”이기 때문이다(노자와 씨). 예를 들어, 하부 로직 다이에서 상부 방향으로 최적화를 진행하는 보텀업 방식이나, 두 개의 로직 다이를 각각 설계한 뒤 접속부를 설계하는 방식으로는 제대로 구현하기 어렵다고 한다.

그래서 이번에는 동시 병행(concurrent) 방식의 접근법을 채택했다. 즉, 두 개의 다이를 적층한 상태의 데이터를 참조하면서 설계를 진행함으로써 전체 최적화를 가능하게 했다. 구체적으로는 하부 다이 후면의 C4 범프, 상하 다이를 관통하는 TSV(실리콘 관통 비아), 하이브리드 본딩, 3DIO 배치를 동시에 최적화할 수 있게 되었다. 또한 3DIO와 하이브리드 본딩의 배치는 자동으로 최적화된다.

(2)의 정적 타이밍 분석에서는 다이 간 기생 용량 추출이 과제였는데, 이번에 Synopsys의 3차원 SoC 설계·해석 툴인 ‘3DIC Compiler’와 당사의 기생 소자 추출 툴 ‘StarRC’를 긴밀하게 연동함으로써 수작업 공수를 줄였다. (3)의 전원 계통 해석에서는 초기 해석 결과를 활용해 TSV의 최적 배치를 구현할 수 있었다. (4)의 열 해석에서는 다이 간 열 결합을 고려함으로써 3차원 SoC의 열 해석 정확도를 향상시켰다고 한다.

이번에 소개된 설계 플로우는 제품 개발에 적용 가능한 수준에 도달한 것은 분명하지만, 여전히 개선할 여지는 남아 있다. 예를 들어 현재는 대형 SoC 다이를 여러 개의 소형 다이로 분할하는 작업을 사람이 직접 수행하고 있다. 노자와 씨는 발표에서 Synopsys에 대해 자동 분할이 가능한 EDA 툴 개발을 요청했다. 완전 자동화까지는 아니더라도 이러한 툴이 개발된다면, 로직 다이 위에 로직 다이를 적층하는 3차원 SoC의 개발 기간은 더욱 단축될 것이다.

 -- 끝 --
 

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