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Nikkei Electronics_2024.2 (p20~22)

2030년 1조 달러 규모로 성장하는 반도체 시장
SEMICON 2023에서 세계적 기업들이 대응책 공개

2030년에 1조 달러(약 140조엔) 규모의 시장으로까지 성장할 것으로 전망되는 반도체 산업은 지금 변혁기를 맞이하고 있다. AI(인공지능)를 위한 새로운 아키텍처, 미세화의 한계를 돌파하기 위한 3차원(3D) 구조, 칩렛화 등 새로운 기술로의 대응이 요구되고 있다.

반도체 제조장치·재료 전시회 ‘SEMICON Japan 2023’의 첫날인 2023년 12월 13일, 반도체 관련 기업의 핵심 관계자들이 잇따라 무대에 올라 차세대 반도체를 향한 과제 및 대응을 소개했다.

■ IBM
AI 처리를 위한 새로운 칩

새로운 아키텍처를 채택한 AI용 ASIC(특정 용도용 IC), 즉, AI 처리 반도체 개발 상황을 소개한 곳은 IBM. IBM의 길 시니어 바이스 프레지던트는 ‘North Pole’와 ‘Analog AI’에 대해 강연했다.

North Pole은 IBM이 2023년 10월에 발표한 것이다. 2~8비트라고 하는 낮은 비트 표현뿐만 아니라, 메모리와 연산기를 동일 칩에 탑재하는 기술을 채택. 메모리와 연산기에서의 데이터 이동에 소요되는 에너지 소비를 큰 폭으로 저감한 것이 특징이다.

Analog AI는 현재 연구 개발 중인 AI 처리 반도체이다. ‘CiM(Computing-in-Memory)’기술을 채택했다. 이 기술은 메모리와 연산기를 패키지 내에서 일체화함으로써 메모리의 데이터 이동 시 소비전력을 크게 낮출 수 있다. Analog AI는 CiM 중에서 아날로그 방식을 채택. 흐르는 전류의 합계치가 뉴럴 네트워크 처리(적화 연산)의 결과가 된다.

■ 인텔
2030년을 향한 전략을 공개

인텔에서는 에스파지니 이그제큐티브 바이스 프레지던트와 나타라얀 시니어 바이스 프레지던트가 각각 2030년을 향한 자사의 반도체 전략에 대해 강연했다. 인텔은 2030년에 반도체 시장이 1조 달러 규모까지 성장할 것으로 예측. 급속히 확대되고 있는 반도체 시장을 향해 크게 3개의 테마로 사업을 진행시켜 나갈 방침을 밝혔다. 최첨단 프로세스 기술과 선진 패키징 기술 개발, 그리고 파운드리(제조 수탁) 사업 강화이다.

최첨단 프로세스 기술 개발에서는 2025년, 인텔이 세계 리더의 포지션에 복귀하는 지금까지의 방침을 재차 강조, 프로세스 개발은 순조롭게 진행되고 있다고 언급했다. 예를 들어, 2024년 1분기에 1.8nm 세대 제조 프로세스로 양산을 시작. 또한 GAA(Gate All Around) 구조와 뒷면 전원 배선도 2024년에 양산이 시작되는 2nm 세대와 1.8nm 세대의 제조 프로세스에 적용할 예정이라고 한다.

선진 패키지 기술 개발에서는 칩렛 집적에 대한 대응을 추진한다고 한다. 칩렛의 진가가 발휘되려면 패키징 기술이 중요하다고 강조했다.

파운드리 사업과 관련해서는 3nm 세대와 1.8nm 세대의 제조 프로세스를 제공할 방침을 밝혔다. 최첨단 프로세스 기술 뿐만이 아니라, 칩렛 기술과 소프트웨어 기술, 높은  제조 능력 등을 포괄적으로 보유하고 있는 것이 파운드리 사업의 강점이라고 어필했다.

■ 어플라이드머티리얼즈
3D화의 기술 과제를 지적

최근, 미세화의 한계를 극복하기 위해 트랜지스터 구조와 메모리 구현의 3D화가 진행되고 있다. 그 기술이 안고 있는 과제에 대해 강연한 사람은 미국 어플라이드머티리얼즈(Applied Materials,AMAT)의 예 코퍼레이트 바이스 프레지던트이다.

예 코퍼레이트 바이스 프레지던트는 7~10년 안에 차기 GAA 구조인 CFET(컴플리멘터리 전계효과 트랜지스터) 구조로 전환될 것으로 예측했다. CFET는 n형과 p형의 트랜지스터를 세로로 쌓아 집적도를 높이는 방법이다. 실리콘과 실리콘게르마늄(SiGe)에 의한 초격자 구조의 채널 형성, 높은 종횡비의 에칭, 절연막 매립 등을 기술 과제로 꼽았다.

메모리는 향후, “D램이 낸드플래시 메모리와 같이 3D화될 것으로 전망된다”(예 코퍼레이트 바이스 프레지던트). 다층화에 의해서 1개의 D램 칩으로 테라(T) 비트급의 용량을 실현할 수 있게 된다고 한다. 예 코퍼레이트 바이스 프레지던트는 100층을 넘는 다층화를 위해 신재료 도입과 높은 아스펙트비(가로세로비)의 에칭, 적층 구조에 대해 금속막을 수평 방향으로 성막하는 기술 등이 과제라고 지적했다.

■ SCREEN
세척 공정의 중요성 강조

3D화와 미세화가 추진됨에 따라 “반도체 제조 프로세스에서 세정의 중요성이 증가하고 있다”라고 주장한 사람은 SCREEN SEMICONDUCTOR SOLUTIONS의 고토(後藤) 대표이사이다. SCREEN은 전(前)공정용 세정 장치에서 높은 시장점유율을 가지고 있다. 웨이퍼를 1개씩 세정하는 매엽식 세정설비에서 30% 이상, 복수의 웨이퍼를 한 번에 세정하는 배치식 설비에서 50%에 가까운 점유율을 가지고 있다.

세척 공정이 중요해지는 이유는 크게 두 가지이다. 하나는 웨이퍼를 붙이는 웨이퍼 본딩(접합)의 증가이다. 현재, 이미지센서와 일부 낸드플래시 메모리에서 채택되고 있으며, 앞으로 프로세서와 D램으로도 채택이 확대될 전망이다. 웨이퍼 접합에서는 웨이퍼 표면에 오염이 있으면 접합 시 불량이 되기 때문에 세정이 중요하다.

또 하나의 이유는 미세화에 따른 트랜지스터 구조의 변화이다. GAA 구조로 전환되면 트랜지스터의 구조가 복잡해지고 세척이 어려워진다. 또한 “세정 공정이 증가할 가능성도 있다”(고토 대표이사)라고 한다.

■마이크론
일본 최초의 EUV로 D램 양산

생성 AI의 등장과 보급으로 반도체 시장의 요구도 바뀌고 있다. ‘HBM3E’형과 같은 고속 D램에 대한 수요가 높아질 것으로 기대한다고 밝힌 사람은 미국 마이크론테크놀로지의 일본 법인, 마이크론메모리재팬의 리 대표이사이다. 그는 자사의 고속 HBM3E형 D램을 어필, 그 제조 거점인 히로시마 공장을 소개했다.

이 공장에서는 최신의 1베타 세대 프로세스로 DRAM을 생산하고 있으며, 차세대인 1감마(γ) 세대 프로세스의 준비도 진행하고 있다. 1γ 프로세스에서는 EUV(극자외선) 노광 장치를 이용한다. 2025년에 EUV 노광 장치에 의한 D램 제조를 개시할 예정이다.

“일본에서 EUV 노광 장치를 사용해 반도체 제품을 양산하는 최초의 기업이 될 것이다”(리 대표이사)라고 한다.

■ 도쿄일렉트론
제조 시 환경 부하 저감에 주력

반도체 제품뿐만 아니라, 그 제조 공정에서도 탈탄소 및 환경 부하 저감이 향후 강하게 요구될 전망이다. 도쿄일렉트론의 가와이(川井) 대표이사 겸 CEO는 반도체 제조에 필요한 전력이나 물의 소비량을 한층 줄여나갈 방침을 밝혔다.

그는 구체적인 예로 2개의 기술을 소개했다. 하나는 낸드플래시 메모리의 3D 적층에 사용하는 에칭 기술이다. 이를 통해 400층을 넘는 적층구조에 채널홀을 형성함으로써 높은 아스펙트비의 에칭 속도를 기존 대비 크게 높일 수 있었다고 한다. 공정 수 감소와 환경 부하 저감으로 이어질 수 있을 전망이다.

다른 하나는 접합시킨 2개의 실리콘 웨이퍼에 대해 상부의 실리콘 웨이퍼와 집적회로 층을 레이저로 박리하는 기술이다. ‘XLLO(Extreme Laser Lift Off)라고 불리는 기술로, 반도체의 3D 구현에 적합하다. 연삭 가공을 사용하는 기존의 방법에서 반드시 필요한 순수(純水)가 필요 없고, 수율을 쉽게 높일 수 있다는 장점이 있다고 한다.

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